CMOS管寄生PN结怎么来的

在CMOS集成电路的微观世界里，除了我们精心设计的晶体管，还潜伏着一些“不请自来”的结构。这些寄生元件往往是大面积失效的元凶。要理解CMOS管中的寄生PN结，必须透过理想模型，看到半导体物理的真实构造。

一、垂直方向：源漏与衬底的天然分界

CMOS工艺的核心在于P型衬底（或N阱）上构建NMOS和PMOS。这种掺杂差异直接导致了寄生PN结的形成。

1. NMOS的寄生二极管：在P型衬底中制造的NMOS，其源极和漏极通常重掺杂为N+区。N+区与周围的P型衬底之间，自然形成了一个PN结。这个二极管的阳极是衬底（通常接地），阴极是源/漏极。这意味着，当源/漏电压低于地电位时，该二极管可能正向导通。
2. PMOS的寄生二极管：反之，在N阱中制造的PMOS，其源/漏为P+区。P+区与N阱之间形成PN结。若N阱接最高电源电压，则此二极管防止了阱电位的异常升高。

实际设计中，这些垂直寄生二极管是隔离不同电位区域的必要结构，但也引入了漏电路径。

二、横向寄生：相邻器件间的耦合隐患

除了垂直方向，横向的寄生PN结同样不容忽视，特别是在高密度集成中。

1. 井与衬底界面：PMOS所在的N阱与P型衬底之间本身就有一个巨大的PN结（N-P Junction）。这是维持PMOS工作的前提，但若反向偏置电压过高，会导致击穿。
2. 相邻MOS管的相互作用：当两个相邻的NMOS管共用一个P型衬底区域时，它们的N+源漏区就像插在P型土壤里的两根针。虽然它们之间没有直接的PN结，但衬底电位的变化会通过体效应影响阈值电压。更严重的是，如果电流在衬底中流动，会产生压降，导致局部衬底电位抬升，进而激活其他寄生二极管。

三、警惕闩锁效应：寄生双极晶体管的触发

寄生PN结最危险的后果并非简单的漏电，而是可能诱发“闩锁效应”（Latch-up），导致器件长久损坏。

1. SCR结构的形成：NMOS的N+源/漏、P衬底、N阱、P+源/漏可以构成一个可控硅（SCR）结构。其中，纵向和横向的寄生BJT（双极型晶体管）由这些PN结偏置而成。
2. 触发条件：当噪声电流注入衬底或N阱，使得寄生BJT的基极-发射极PN结正偏时，SCR导通。此时电源与地之间形成低阻抗通路，电流激增，产生高热。
3. 防范策略：在实际布局中，需增加保护环（Guard Ring），即在NMOS周围布置P+扩散区并接地，收集少子；在PMOS周围布置N+扩散区并接VDD。这能有效缩短载流子路径，抑制寄生晶闸管的开启。

📌总的来说，寄生PN结是半导体工艺的固有属性，关键在于通过合理的版图设计（如保护环）和电路防护（如限流电阻），将其负面影响控制在安全范围内，而非试图完全消除。

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